Міністерство освіти Російської Федерації
Уральський державний університет - УПІ
Кафедра «Автоматики та інформаційних технологій»
Реєстрова пам'ять ТИПУ "МАГАЗИН"
Курсова робота з дисципліни
«Схемотехніка ЕОМ»
Пояснювальна записка
Студент групи
Викладач
2005
Зміст
1. Завдання на курсовий проект
2. Введення
3. Загальний принцип роботи пам'яті типу "черга"
5. Функціональна схема блоку управління
5.1 Блок формування адреси
5.2 Блок дешифрування адреси
5.3 Блок перевірки заповнення пам'яті
5.4 Інкрементор
6. Функціональна схема блоку регістрів
7. Параметри деяких мікросхем
7.1 Лічильники
7.2 Дешифратори
7.3 Регістри
7.4 Компаратор
8. Принципова схема пристрою
8.1 Перелік елементів
8.2 Харчування мікросхем
9. Тимчасові діаграми
9.1 Тимчасова діаграма блоку формування адреси
9.2 Тимчасова діаграма блоку дешифрування адреси
9.3 Тимчасова діаграма блоку перевірки заповнення пам'яті
9.4 Тимчасова діаграма блоку регістрів
10. Розрахунок параметрів пристрою
10.1 Струми і потенціали
10.2 Навантаження
10.3 Споживана потужність
11. Висновок
Бібліографічний список
1. Завдання на курсовий проект
Розробити структурну, функціональну та принципову схеми для влаштування реєстрової пам'яті типу "магазин".
Виконати необхідні розрахунки для забезпечення необхідних струмів і потенціалів для використовуваних елементів, визначити часові співвідношення і споживану потужність.
Об'єм пам'яті - 256 біт (32x8).
Елементна база КМОП.
2. Введення
У цифровій апаратурі широко використовуються невеликі допоміжні запам'ятовувальні пристрої з неявно вираженою адресацією, службовці для зберігання черг і звані іноді буферами даних. Часто їх будують на основі реєстрової пам'яті.
Часто використовуються в цифровій техніці буфером є буфер типу «магазин», або стік, або LIFO. На відміну від нормальної черги тут в якості першого кандидата на обслуговування вибирається те слово, яке стало в чергу останнім. За таким законом заряджається патронами і звільняється в процесі роботи магазин автоматичної зброї, звідки і відбулася одна з назв. Стекові структури даних виникають в цифрових пристроях, коли процес виконання менш термінового завдання переривається більш терміновим і всі дані, пов'язані з перерваною роботою, засилають на тимчасове зберігання в буфер типу «магазин». Виконання термінового завдання може бути в свою чергу перервано надходженням надстрокової і т.д. - і в стеку в міру занурення туди (зверху) нових і нових даних формується черга слів, стековий порядок отримання яких (теж зверху) відповідає правильної за рангом терміновості черговості їх обробки.
3. Загальний принцип роботи пам'яті типу "черга"
Рис. 1. Буфер типу "Магазин"
Лічильник повинен бути реверсивним, тобто вміти додавати 1, коли надходить команда «заслати в стек» і віднімати 1 при команді «Витягнути з стека». При цьому адреса, за яким здійснюється засилання в стек, завжди на одиницю більше адреси, за якою виконується читання з стека. Постійний зрушення на одиницю адреси записи щодо адреси читання виконує інкрементор. Стек має дві особливі стани: «буфер порожній» і «буфер полон». Виявляються вони безпосередньо за нульовим і по максимальному можливого (всі одиниці) станом лічильника адреси. 4. Загальна структурна схема
Структурна схема пристрою реєстрової пам'яті типу "магазин" представлена на рис. 2
Рис. 2. Структурна схема
Реєстрова пам'ять типу "магазин" складається з двох блоків. Блок управління призначений для обчислень адрес запису та зчитування, перевірки буфера на переповнення, обнулення пам'яті і синхронізації з потоком даних. Вхідними сигналами для блоку управління є сигнал обнулення пам'яті, сигнал дозволу запису в пам'ять, сигнал дозволу читання з пам'яті.
Блок управління у свою чергу складається з блоку формування адреси, блоку дешифрування адреси і блоку перевірки заповнення пам'яті.
Блок регістрів представляє собою звичайний регістровий файл.
Принцип роботи пристрою полягає в наступному. Сигнал запису в пам'ять надходить до блоку управління, за його приходу в блоці формування адреси формується адреса записи шляхом додавання одиниці до поточного адресою. Сформований адресу надходить на вхід блоку дешифрування адреси. Далі по лінії визначається надійшли адресою посилається сигнал відповідного регістру в блоці регістрів про те, що на шині записи знаходяться дані, які потрібно записати. Дані записуються в регістр. Якщо при цьому адреса записи стає рівним максимальному адресою пам'яті, то видається сигнал про те, що буфер повний.
Читання з пам'яті здійснюється аналогічним методом. Сигнал читання з пам'яті надходить до блоку управління, за його приходу в блоці формування адреси формується адреса читання. Сформований адресу надходить на вхід блоку дешифрування адреси. Далі по лінії визначається надійшли адресою посилається сигнал відповідного регістру в блоці регістрів про те, що регістру пора видати дані на шину читання. Дані прочитуються з регістра. Якщо при цьому адреса записи стає рівним нулю, то видається сигнал про те, що буфер порожній.
5. Функціональна схема блоку управління
На рис. 3 представлена функціональна схема блоку управління пам'яттю
Рис. 3. Схема блоку керування
Формування адреси читання показано пунктиром (то з використанням інкрементора).
Розглянемо приналежність елементів схеми структурним блокам
5.1 Блок формування адреси
Блок формування адреси складається з реверсивного лічильника. Лічильник зберігає адресу читання і зменшується на 1 при кожному читанні, під час запису лічильник збільшується на 1. Лічильник пятіразрядний, тобто веде рахунок від 0 (00000) до 31 (11111). Адреса передається по п'яти адресним лініях.
Далі представлена схема реалізації 5-розрядного лічильника на основі двох 4-розрядних лічильників.
Рис. 4. Схема 5-розрядного лічильника
Для побудови пятіразрядного лічильника використовуються два двійкових чотирирозрядний лічильника К561ІЕ11 (див. п.7.1). Перший лічильник D1 вважає від 0 (0000) до 15 (1111), при цьому другий лічильник D2 перемикається виходом , Але так як цей сигнал низького рівня, то доводиться ставити інвертор (К561ЛА7). При перенесенні розряду на другий лічильник потрібно скинути перші лічильник, для чого інверсний сигнал
надсилається на вхід скидання лічильника 1. Так як лічильник повинен вважати +1 при вході WR, то цей сигнал треба подати на вхід U / D (перемикач напрямку рахунку), а при вході RD навпаки. При переповненні лічильника 2 відбувається скидання обох лічильників. Тимчасова діаграма перемикань наведена на рис. 5.
Рис. 5. тимчасова діаграма роботи лічильників
5.2 Блок дешифрування адреси
Блок дешифрування адреси здійснює доступ до регістрів в залежності від значення адреси прийшов по адресним лініях. Дешифратор отримує значення адреси регістра від лічильника по п'яти адресним лініях. Відповідно з адресою дешифратор посилає активний сигнал дозволу запису одному з регістрів, який отримавши цей сигнал, записує дані з шини. Аналогічно діє і при читанні, отримуючи від лічильника і інкрементора адресу зчитуваного регістра, він посилає активний сигнал зняття Z-стану регістру.
Далі представлена схема реалізації дешифратора на 2 5 = 32 адрес за допомогою каскаду дешифраторів К561ІД1.
Рис. 6. схема дешифратора 5 на 32
Слід зауважити, що спочатку приходить адресу WA0, за ним через деякий час WA1, потім WA2, затемWA3 і останнім приходить сигнал WA4, у зв'язку з цим необхідна затримка для сигналу WR / до тих пір поки не прийде остання адресний сигнал. В якості елементів затримки використовуються мікросхема К561ЛН1 - це логічні елементи 2ИЛИ-НЕ. Дані елементи реалізують затримку сигналу читання або запису, необхідну для коректної роботи дешифратора. Так як активний рівень, що дозволяє роботу дешифратора, низький то друга мікросхема К561ЛН1 - для інвертування сигналів.
Тимчасова діаграма роботи каскаду дешифраторів представлена на рис. 7.
Рис. 7. Тимчасова діаграма перемикань дешифраторів
WE / - це сигнал WR / після проходження через ланцюжок інверторів, Q 1-вихід з дешифратора номера елемента (дешифратора), Q 2-вихід з дешифраторів адреси.
5.3 Блок перевірки заповнення пам'яті
Даний блок призначений для виявлення ситуацій обнулення і переповнення пам'яті. Якщо лічильник обнулений то буфер порожній, а якщо навпаки всі розряди лічильника одиниці то «буфер полон». Сенс цих сигналів зрозумілий з їх назви.
Рис. 8. Схема перевірки
5.4 Інкрементор
Інкрементор служить для збільшення адреси при читанні на 1.
6. Функціональна схема блоку регістрів
На рис. 9 представлена функціональна схема блоку регістрів пам'яті
Рис. 9. Схема блоку регістрів
Блок регістрів являє собою набір з 32-х восьмирозрядних регістрів з паралельним введенням і виведенням інформації. Регістри мають Z-стан. Вхідні дані надходять у блок регістрів по 8-розрядній шині. З виходу блоку дешифрування адреси на регістри надходять сигнали дозволу запису і читання. Сигнал дозволу запису WC є для регістра стробирующий, по ньому регістр зчитує дані з шини запису. За сигналом читання RC регістр виходить з Z-стану і підключається до шини читання, дані стають доступними для читання.
Регістр До 561 ІР 6 має вигляд
Рис. 10. Регістр К561ІР6
7. Параметри деяких мікросхем
7.1 Лічильники
Чотирирозрядний двійковий реверсивний лічильник К561ІЕ11 містить чотири тригери, що спрацьовують по позитивному фронту на інформаційних входах. Мікросхема має наступні входи:
Контакт | Позначення | Опис |
1 | SE | Дозвіл попередньої установки |
2 | Q3 | Вихід 4 розряду |
3 | S3 | Вхід 4 розряду |
4 | S0 | Вхід 1 розряду |
5 | | Вхід розряду переносу (при каскадування) |
6 | Q 0 | Вихід 1 розряду |
7 | |